Durante la última edición del IEDM (International Electron Devices Meeting) TSMC ha puesto sobre la mesa algo preocupante: el escalado de las memorias SRAM en el nodo de 3 nm se está ralentizando drásticamente. Este anuncio ha llegado en el marco de uno de los eventos dedicados a los semiconductores y la electrónica con más visibilidad, lo que refleja que esta compañía taiwanesa ha optado por moderar las expectativas vinculadas a esta tecnología de integración.
En 2023 TSMC planea iniciar la fabricación de semiconductores de alta integración en el nodo N3E que ya está poniendo a punto en Taiwán (presumiblemente de él saldrán los próximos microprocesadores A17 Bionic y M3 de Apple). Y más adelante, posiblemente en 2025 o 2026, esta litografía llegará también a la planta que esta compañía está ultimando en Arizona (Estados Unidos). Esta información ha sido confirmada por Morris Chang, el fundador de TSMC, por lo que podemos darla por fiable.
La llegada de una nueva tecnología de integración es una buena noticia. Y lo es porque lo natural es que vaya de la mano de un incremento de las prestaciones y la eficiencia energética de los chips que permite producir. Otro parámetro que se ve beneficiado por el desarrollo de la litografía es la densidad de transistores, y, afortunadamente, los nodos más avanzados están favoreciendo el escalado de la lógica de los semiconductores. Sin embargo, el de las celdas SRAM está, según TSMC, evidenciando síntomas de agotamiento.
Si el escalado de la memoria SRAM colapsa los precios de las CPU y GPU se resentirán
Si prestamos atención a la densidad de transistores de un chip de alta integración, como un microprocesador o un procesador gráfico, nos interesa distinguir dos partes bien diferenciadas: la lógica del circuito integrado y las celdas SRAM. La primera de ellas, la lógica, aglutina los bloques funcionales del chip que llevan a cabo el procesamiento de la información, mientras que la segunda, la SRAM, constituye las memorias que actúan como recursos de almacenamiento temporal, como, por ejemplo, los subniveles de memoria caché.
La densidad de transistores de la lógica se multiplicará por 1,6 o 1,7 al pasar del nodo N5 al N3E
Cuando un fabricante de semiconductores pone a punto una nueva tecnología de integración lo deseable es que permita incrementar la densidad de transistores tanto de la lógica como de la SRAM. Y sí, suele ser así. Sin embargo, y esto es lo sorprendente, estos dos elementos de un chip pueden no escalar en la misma proporción. Esto es, precisamente, lo que TSMC ha observado al comparar la densidad de transistores de sus litografías N5 (5 nm) y N3E (3 nm).
El informe que ha dado a conocer durante el IEDM refleja que la densidad de transistores de la lógica se multiplicará por 1,6 o 1,7 al pasar del nodo N5 al N3E, pero la densidad de la SRAM se incrementará en torno a un timidísimo 5% en el mejor de los casos. Esto significa, sencillamente, que la lógica de los chips producidos en el nodo N3E se beneficiará claramente de esta tecnología de integración, mientras que la SRAM apenas mejorará frente a lo que ya nos ofrece el nodo N5 en el que TSMC ya está fabricando entre otros chips, el CCD de los procesadores Ryzen 7000.
El problema es que cada nueva generación de CPU y GPU incluye memorias caché de mayor capacidad, de manera que si el desarrollo de la litografía no permite reducir la superficie ocupada por la SRAM en la oblea de silicio, tenemos un problema de costes. Inicialmente para TSMC será más caro fabricar chips en el nodo N3E que en el N5, por lo que es crucial que cada circuito integrado ocupe el mínimo espacio posible en la oblea. De lo contrario, su precio se resentirá. Afortunadamente, parece que el nodo N3S sí permitirá incrementar perceptiblemente la densidad de transistores de la SRAM, aunque no llegará hasta 2024. Crucemos los dedos.
Imagen de portada: TSMC
Vía: WikiChip Fuse
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